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eric2013
发表于 2013-9-15 18:14:14
Verilog使用中的问题整理贴
1.二维数组声明
reg[ A:0] time 声明2维数组,有B-1个元素,每个位宽是A-1
reg time 声明2维数组,有B-1个元素,每个位宽是1
2.其实很多Verilog的书都是误人子弟,整天捣鼓什么阻塞与非阻塞。
很浅白:
阻塞就是直接连线
非阻塞要经过触发器
虽然编译器不一定按这个执行,但心中要有这个的概念就行了。
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Verilog使用中的问题整理贴