fpga function 除法问题

19467356 · 发表于 2021-10-12 16:43:32

https://cloud.tencent.com/developer/article/1555852 这个网址里面,其中有verilog写的
function [7:0] STRETCH;
      input [7:0] gray,gray_min,gray_max;
  begin
STRETCH = 255*(gray-gray_min)/(gray_max-gray_min);
  end
endfunction

这里，在function内写了除法，能在一个时钟内算完吗？还是特定fpga自动调用dsp核之类的功能

eric2013 · 发表于 2021-10-12 17:01:16

FPGA算除法是个硬伤，逻辑单元需求巨大。

19467356 · 发表于 2021-10-12 18:32:11

eric2013 发表于 2021-10-12 17:01
FPGA算除法是个硬伤，逻辑单元需求巨大。

请问这是只要逻辑资源用得够多，就能在一个时钟内算完除法的意思吗？

这儿没写有任何特殊操作（调ip，dsp等)，感觉就算调用了，一个时钟不可能来得及算
但这个网址的写法就是这样，一个时钟做个除法运算，得出结果就给出去了，还有整个实验的结果...

eric2013 · 发表于 2021-10-13 01:11:49

19467356 发表于 2021-10-12 18:32
请问这是只要逻辑资源用得够多，就能在一个时钟内算完除法的意思吗？

这儿没写有任何特殊操作（调ip， ...

他这个方法不清楚，你可以试试。

现在常用的M内核单片机都做不到，硬件除法指令一般需要2-12个时钟周期。

exp_exp · 发表于 2021-10-14 13:58:13

记得 altera 默认ip核组合逻辑，时间似乎和位宽相关。位宽大消耗的资源超乎想象

hhxb · 发表于 2021-10-21 13:24:52

原来的代码出处可能是国内瞎编的论文，没有实战检验过。
不可能单周期，
Intel这么多大牛研究了很多年，也是要十几个时钟周期

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