Diy一个LCR，想法、需求与方案(1)
LCR和DMM是常见的Diy 项目，LCR一般以自由轴法居多，最具代表性的是俄版和矿坛XJW01方案。自由轴法比较麻烦的是电路复杂、频点偏少。后来出现直接高速采样然后数字解调的方案，算法
包括FFT、LMS、DLIA等等。
我也打算来凑个热闹，DIY一个基于DLIA算法的LCR。开贴记录，一来是提醒自己记得完成；二来，
深知自己就是个半罐水，希望能在和坛友的交流中慢慢学习。
首先，用Python实验了DLIA算法：
Vs = √(I*I + Q*Q) = 1.3, θ = arctan(Q/I) = -30
Calculated Value Vs = 2*u0 / Vr*cosθ; I = 7.3, Q = -0.798
H7系列具备了高主频、双精度浮点和16bitADC，很适合拿来实现数字解调的LCR。打算以前段时间
画的4路差分采样板做基础：
而其模拟前端可参考Ti的《TIDA-060029 LCR仪表模拟前端参考设计》。该方案阻抗范围1Ω ～ 10MΩ，
由于希望将此LCR用于测量电容内阻等场合，故希望下限延展到10mΩ 。
如上图所示，当信号源 Vpp = 1V， Zx = 10mΩ时，即使Rg = 10Ω，电压通道信号也只有0.999mV 。
而H750可用位数不过13bit，1LSB= 0.403mV。而此时电流已经达到100mA，对通道上器件温漂控制相当不利。
我们可考虑信号放大，取Rg = 100Ω，Vx = 0.099mV，为了尽量发挥ADC性能，放大电路采取全差分方式，以
一级并联差分 + 一级差分运放的方式组织。其中差分运放在差分采样板上。并联差分示意图如下：
当然，由于高速低噪运放的价钱惊人，我们可能把第一级的放大倍数限制到10X左右，配合差分运放的10X，大概25LSB，
配合DLIA算法，勉强可以尝试下。
下一篇帖子来考虑下电压通道的实际设计。
Python模拟的记录和代码：
4通道差分采样板，用在这里会调整一些器件的参数：
必须精华，支持楼主{:8:} 根据上一篇，目标是10mΩ/500KHz 。
现在需要搞个电压通道的Demo用来实验，BOM成本希望≤￥20，毕竟正式版还要添加PGA。
先上示意图：
首先，采样板上差分运放修改成10倍，在电压板上再加一对电阻配置成1X，这样在不修改采样板的情况下实现两级可调。
第一级采取并联差分电路，输入阻抗高，共模电压会被直接转移到输出，然后被第二级的差分运放无视。如果U2的两个运放失调电压一样的话，说不定还能抵消？^_^
电路本身不复杂，不过有几点需要考虑：
1. 是否需要耦合电容？甚至更近一步，在两级之间插入电容。
LCR上一般有一个偏置的功能，部分器件在不同的偏置下会表现出不同的特性。偏置电压不会太高，并联差分不会放大这个电压，而是1：1转移到输出。
理论上，1V偏置，1V信号，仍然没有超过U1和U2的共模范围，而且第二级是差分，不受上一级共模影响，可以不用搞成电容耦合。这里保留C1、C2是为了实验。
同样，既然保留了电容，为了提供Ib通道，R11和R12就必须保留，实物实验的时候，会尝试如图电路和去掉电阻、短路电容两种情况。
至于C带来的相移，可以在校准阶段取得补偿值。
2. 输入是否要插入一级滤波器和运放选型。
上一篇我们算过，Rg = 100Ω，Vx = 99uV 。图上的运放4.4nV/√Hz，带宽37M，如果放大100倍（并联差分会叠加，这样单个运放倍数减半），单个运放噪音都有189uV。
再加上1MΩ的噪音，有点大。需要插入滤波器来降低过高的带宽带来的噪音。
但是简单的滤波器，要提高Q值很难。我们换个思路，反正倍数不高（技术水平有限，倍数高了怕自激），我们选个带宽低的低噪音运放，还能省点$。
审视下存货，OP284，3.9nV/√Hz，带宽4M，单个放大倍数不能超过8倍……好在确定是正品，算下来0.25uV。感觉效果好过头了，而放大倍数过低。
只能把这个做成SO8/DIP8兼容封装，都试试，毕竟$有限。
3. 放大倍数的漂移
电阻要漂移，运放要漂移，放大倍数也会有所漂移，个人玩家也别想拿去校准。
目前的想法是，保证激励信号的短期稳定性，然后把电压、电流值绑定到一个精密电阻上。也就是在R14那个位置通过开关（继电器）并联一个高精度、高稳定的电阻。
在每次调整挡位后，做一次校准，将V、I值表示为这个电阻的相关函数。
fengxin32 发表于 2021-6-5 19:29
根据上一篇，目标是10mΩ/500KHz 。
现在需要搞个电压通道的Demo用来实验，BOM成本希望≤￥20，毕竟正式 ...
{:8:}厉害 跟您请教一下，LCR那篇文章，那个角度要怎么从ADC的数据算出来?
另外， Vs = 2*u0 / Vr*cosθ;这个u0是什么?
谢谢 tn905103 发表于 2021-6-17 11:30
跟您请教一下，LCR那篇文章，那个角度要怎么从ADC的数据算出来?
另外， Vs = 2*u0 / Vr*cosθ;这个u0是什 ...
采样数据是乘了同相、正交两组信号，分别是实部虚部，有实部虚部就能算角度，θ = arctan(Q/I) 。
下面那个是单环DLIA的算法，来演算上面的那一排的结果。u0是输入信号，Vr是参考信号。
PS：硬汉这里人气还是不旺啊，最近在折腾AFE。各种切换先用排针顶着。自动电桥也没什么说的，专门的IV优化芯片AD844+CLM6321，Buf634我舍不得:L。
就电压通道要好好折腾下，目前方案有：
1. WLCSP8封装的AD8606，并联差分40X，基本上带宽用完。各种参数也很优秀，就是太贵了，￥19.
2. MC330794运放，前面两个做成并联差分，后面两个做成差分滤波器，正在为MFB还是Sallen-key头痛。选这个4运放主要是对应的33078双运放没货了。
3. SO8按照上一个更新的仿真图那样做。
顾及做成一个底板，换不同电压板的形式。 fengxin32 发表于 2021-6-21 00:34
采样数据是乘了同相、正交两组信号，分别是实部虚部，有实部虚部就能算角度，θ = arctan(Q/I) 。
下面 ...
楼主再坚持下，等你出点小成果了，公众号给你走一波:handshake fengxin32 发表于 2021-6-21 00:34
采样数据是乘了同相、正交两组信号，分别是实部虚部，有实部虚部就能算角度，θ = arctan(Q/I) 。
下面 ...
多谢答复，这边人真的不多，还想说换个平台多跟您讨论一下
乘同相跟正交的方式是外加混波电路还是DAC产生即可?这边一直不太懂
运放的部份不知道你有评估过STM32G4系列的内置OPAMP吗? 如果那个规格合用
似乎能省不少钱 tn905103 发表于 2021-6-21 15:19
多谢答复，这边人真的不多，还想说换个平台多跟您讨论一下
乘同相跟正交的方式是外加混波电路还是DAC产 ...
不行，输入失调电压。温漂都略高
eric2013 发表于 2021-6-21 15:37
不行，输入失调电压。温漂都略高
多谢分享
是看Input offset voltage drift那栏吗?
我看OPA2810跟BUF这两阶温漂好像更高? 这边不太懂
tn905103 发表于 2021-6-21 16:03
多谢分享
是看Input offset voltage drift那栏吗?
我看OPA2810跟BUF这两阶温漂好像更高? 这边不太懂
要好些
eric2013 发表于 2021-6-21 16:32
要好些
这个没错! 可是这个还要加上Buffer，BUF634，这个也有温漂
会有影响吗? tn905103 发表于 2021-6-21 16:52
这个没错! 可是这个还要加上Buffer，BUF634，这个也有温漂
会有影响吗?
有，做的好还挺花精力的。 eric2013 发表于 2021-6-21 14:46
楼主再坚持下，等你出点小成果了，公众号给你走一波
哈哈哈，多谢，只是没人讨论，有闭门造车之嫌，毕竟我就是个半罐水二把刀:'( tn905103 发表于 2021-6-21 15:19
多谢答复，这边人真的不多，还想说换个平台多跟您讨论一下
乘同相跟正交的方式是外加混波电路还是DAC产 ...
采样以后，在内部生成的I、Q波形。你看“DLIA正常记录”那个文件，后面附有源码，虽然渣，将就能看。
至于内部运放…………比较糟糕，各种漂移、极大的噪音等等，没法用。 器件都有漂移的，包括阻容，所以仪器的长期稳定性很难搞。
不过呢，LCR使用以前要校准，所以只需要保证短期稳定性就好。
其实你看上面，提到了稳定性问题，一个是尽量降低电流(代价就是信号更微弱了)，信号路径上选用大封装高稳定的电阻，比如1206封装、0.1%、25PPM的电阻。再一个就是上面提到的，把精度绑定到一个高档电阻（比如威世的金属箔电阻，大几十一个）上去，依靠这个电阻的稳定性来间接稳定设备的稳定性。 楼主可以试试这个IC，当然，缺点是没法练手了
纮康科技推出特色产品，万用表前端HY313x，交流阻抗测量HY313x，即使是MCU带24bit分辨率超低噪声ADC
http://www.armbbs.cn/forum.php?mod=viewthread&tid=106902&fromuid=2009
(出处: 硬汉嵌入式论坛)
byccc 发表于 2021-6-22 10:21
楼主可以试试这个IC，当然，缺点是没法练手了
纮康科技推出特色产品，万用表前端HY313x，交流阻抗测量HY ...
他这个采样率太低了，1M实际上是满足不了500KHz信号的。
再一个，我希望下限在10毫欧，他这个全是单端，又是内置运放，估计不行哦 fengxin32 发表于 2021-6-22 10:54
他这个采样率太低了，1M实际上是满足不了500KHz信号的。
再一个，我希望下限在10毫欧，他这个全是单端， ...
它这个大部分都功能都硬件实现，不需要过高采样率，不再需要用做信号处理了。
byccc 发表于 2021-6-22 11:32
它这个大部分都功能都硬件实现，不需要过高采样率，不再需要用做信号处理了。
我看了下框图，没看见相敏检波相关的东西啊。
如果是采样然后DSP的，不管是FFT还是LMS、DLNA，采样速率都跑不掉的。 byccc 发表于 2021-6-22 11:32
它这个大部分都功能都硬件实现，不需要过高采样率，不再需要用做信号处理了。
另外简介中只提了分辨率，SINAD、SNR、ENOB这些都没提……
其实你瞧ADI和Ti的Demo ，就知道在小信号上，集成的目前还是有差距。
PS：焊接代工焊的样板问题一大堆，濒死下班没力气了……Sch 都完成了没力气布板，不知道要拖到猴年马月才能完成:L 话说 如果全部照Ti的选件去做，MCU只用来做SPI通讯，不知道稳定性如何? fengxin32 发表于 2021-6-26 21:03
我看了下框图，没看见相敏检波相关的东西啊。
如果是采样然后DSP的，不管是FFT还是LMS、DLNA，采样速率 ...
根据他们的介绍，无需用户做后续DSP处理。 tn905103 发表于 2021-7-1 10:41
话说 如果全部照Ti的选件去做，MCU只用来做SPI通讯，不知道稳定性如何?
选择器件是一方面，抗噪声最重要 楼主最近还有进展吗 byccc 发表于 2021-7-8 11:58
楼主最近还有进展吗
花了一天，草草画了个PCB……
最近太忙，都没时间更新上来:'(
byccc 发表于 2021-7-8 11:58
楼主最近还有进展吗
JLC现在好慢……不过白嫖党没有立场抱怨啊
fengxin32 发表于 2021-7-8 13:08
JLC现在好慢……不过白嫖党没有立场抱怨啊
等楼主首版 最近加班太多，进度很慢了:'(
花了一天，草草的画了个Demo 板。
其实想了想，用前面那个MCU_ADC板子其实不是很合适，一来AFE出来的信号仍然微弱，通过线连过去，即使是屏蔽线也不太好。二来AD8132带宽太高了，因为是引线过去的，放大倍数不能做太高，白浪费带宽不说，过宽的带宽还引入噪音。
电压通道整了三个方案，4运放的(估计效果最差)、MSOP8/WLCSP和DIP8/SO8。
PCB断断续续画了有6、7个小时，急就章，勉强能用吧……赞美JLC，免费的四层板减轻了很多负担。
byccc 发表于 2021-7-8 16:35
等楼主首版
是个DEMO，H7仍然冒充ADC，串口传输到电脑，Python处理。
主要看看技术是否可行。
信号源是这个：
tn905103 发表于 2021-7-1 10:41
话说 如果全部照Ti的选件去做，MCU只用来做SPI通讯，不知道稳定性如何?
Ti的那个DEMO，下限是1Ω，而我希望是10mΩ，这里差出100倍～～ fengxin32 发表于 2021-7-8 21:20
是个DEMO，H7仍然冒充ADC，串口传输到电脑，Python处理。
主要看看技术是否可行。
信号源是这个：
用H7，建议用1024倍硬件过采样，效果还可以。 fengxin32 发表于 2021-7-9 00:11
Ti的那个DEMO，下限是1Ω，而我希望是10mΩ，这里差出100倍～～
TI那个精度不是很高 byccc 发表于 2021-7-9 09:57
用H7，建议用1024倍硬件过采样，效果还可以。
就算100KHz，1000倍也100M采样率了 不错，很专业。 fengxin32 发表于 2021-7-8 21:20
是个DEMO，H7仍然冒充ADC，串口传输到电脑，Python处理。
主要看看技术是否可行。
信号源是这个：
怎么把焊盘都弄的圆圆的。。。。这个风格太软了。。 caicaptain2 发表于 2021-7-9 11:14
怎么把焊盘都弄的圆圆的。。。。这个风格太软了。。
记得圆焊盘对锡膏张力更好？我记得nxp的demo板也全是圆的 吐血…………忙中易出错，光绘文件转换有误，这版完蛋了:Q DDS用拉线的到AFE吗? tn905103 发表于 2021-7-18 18:29
DDS用拉线的到AFE吗?
SMA拉过去，损耗不大，而且两头都有运放缓冲。