Diy一个LCR，想法、需求与方案(1)

何权霸业

fengxin32 发表于 2022-2-14 13:12
好东西，是5933的改良版吧，16bit的ADC弥补了5933上12bitADC分辨率不足的问题，如果我去年看见这个芯片， ...

我在淘宝买了5颗样品，60一颗，比德捷和贸泽都便宜，手上没有STC8单片机，准备用STM32F303驱动。

armfly

通过ADC波形直接计算LCR，我感觉相位信息比幅度信息更重要。波形幅度可以通过很多个周期的波形进行混合平均后获得比较高的幅度分辨率（也就是后期过采样处理）电压和电流波形的相位差信息没办法提高分辨率，只有尽可能地提高ADC采样频率。

电流波形和电压波形的相位差范围只有 -90到90度，有50%的波形长度，涵盖LCR性质变化了。
如果想等分1000个点，100K测试频率就需要至少 100000 * 2 * 1000 = 200Msps.

如果想等分100个点，100K测试频率就需要至少 10000 * 2 * 1000 = 20Msps.

用20Msps 8bit的ADC 估计比 2Msps 16bit的ADC计算结果精确。

fengxin32

armfly 发表于 2022-3-3 16:07
通过ADC波形直接计算LCR，我感觉相位信息比幅度信息更重要。波形幅度可以通过很多个周期的波形进行混合平均 ...

相位本身也是由幅值而求出的啊。而且因为激励波形是纯粹的正弦波，按照采样定理，还原完整的信息只需要两倍的采样率。具体实现上，举个极端点的例子，想要得到电感或者电容的内阻，电压或者电流总有一个非常微弱，如果采样分辨率不高……

开年以后996又开始了，61个工作日要干完从选型、结构、硬件、驱动到软件……彻底没力气更新了

fengxin32

armfly 发表于 2022-3-3 16:07
通过ADC波形直接计算LCR，我感觉相位信息比幅度信息更重要。波形幅度可以通过很多个周期的波形进行混合平均 ...

也许可以用python或者matlab试试
可惜现在实在没有这个精力了

armfly

这地方用采用定律不适合，还原1个正弦波没问题，而且频率都是固定已知的，幅度通过后期过采样也可很高精度。
问题是需要2个正弦波之间的时间差值，这个精度只有提高ADC采样频率实现。

fengxin32

armfly 发表于 2022-3-5 22:41
这地方用采用定律不适合，还原1个正弦波没问题，而且频率都是固定已知的，幅度通过后期过采样也可很高精度 ...

过采样能提高信噪比，但弥补不了前端放大电路的问题啊，34410也采用过采样来提高性能，但是前端电路也是非常讲究的。减小两个ADC的采样同步误差应该对正弦波时间差值更有用。

armfly

对。前端放大电路问题是必须保证的。极弱的信号如果放大输出没反映的话，无论那种方案计算结果都不理想。

zuoyi

还是期待楼主更新

fengxin32

       首先赞美Python，摸鱼神器，反正平时就一个记事本。其次，当你加班极其不爽的时候，摸鱼有助于心情平静。

       发现一个问题，DDS设定1KHz，8K采样4096点后，FFT为显示频率为1002~1005之间，滤波后有一个很低频但幅值很大的噪音。
先说结论，锁相放大对相干信号和输入信号之间的相位差没要求，但是对频率差极为敏感。

使用仿真信号研究如下：
输入信号：
SignalAmp                 = 1.5                                              # 信号幅值
SignalFreq                 = 1000                                           # 信号频率
SignalSR                    = 8000                                          # 信号采样率
SignalSimpNum          = SignalSR                                     # 信号个数
SignalInitalPhaseV      = 200                                            # 信号初始相位  Initial phase
SignalInitalPhaseI       = SignalInitalPhaseV + 90               # 信号初始相位  Initial phase
SignalOff                   = 0                                               # 信号直流偏置

相干信号：
IQNum  = SignalSimpNum
IQFreq = SignalFreq
IQSR   = SignalSR
IQAmp  = 1.0
IPhase = 1
QPhase = IPhase + 90


输出：VP = 1.5, Vtan = 19; IP = 1.5, Itan = -71

正常图像

将输入信号改为1002，而相干信号维持1000

VP = 0.32407, Vtan = 63.37; IP = 0.32407, Itan = -26.63

fengxin32

既然频率差影响如此重大，那么信号的偏置电压呢？先说结论，相干信号的偏置影响更大，输入信号几乎无影响。


1. 输入信号的直流偏置对结果无影响
2. 输入、相干均有偏置，结果完全错误。
3. 输入无偏置，相干偏置暂未看出影响。

正常结果见上一楼：《输入信号与相干信号误差的影响》
给输入信号加入偏置，相干信号偏置为0：
SignalOff          = 3                  # 信号直流偏置
VP = 1.5, Vtan = 19; IP = 1.5, Itan = -71


似乎没有影响。

向相干信号加入同样的偏置：
VP = 24.117, Vtan = 46.562; IP = 24.835, Itan = 41.888


可见很糟糕，幅值、相角完全不对。
将信号、相干信号、相乘后的信号显示出来：


可见信号的中心点确实在3。


修改信号偏置为3，相干信号偏置改为1：
VP = 7.1673, Vtan = 50.264; IP = 7.943, Itan = 35.228             差的更远了。

输入偏置1，相干偏置3：
VP = 7.1673, Vtan = 50.264; IP = 7.943, Itan = 35.228
相干偏置加大到9：
VP = 24.117, Vtan = 46.562; IP = 24.835, Itan = 41.888


输入信号偏置归0，相干信号偏置为1：
VP = 1.5, Vtan = 19; IP = 1.5, Itan = -71

雷鹏

mark   

fengxin32

疫情封孔5天，又捡起来搞一下，O(∩_∩)O。
电压通道改为仪放，即第一级是并联差分(40X)，跟一级差分放大(1X)。示波器采集入口波形如下图，其中黄色为电压，蓝色为电流，测量结果见图：


可见V、I通道之间的相差还是比较大。
连续进行了4次采集，激励源内阻100R，DUT = 10R(通过排针)，通道参数如下：
SimpRate = 8.000000KHz, SimpNum = 4096, FreqWave = 1000.000000Hz
VoltageGain = 40.000X, CurrentGain = 10.000X, RegDef = 0R, RegIV = 100R

计算未代入增益，其中:
a.   VP、IP为电压、电流的幅值，Vtan、Itan为相角。
b.  RMS值是对整个采样序列求均方根得到。

VP = 441.47, Vtan = 60.738               VP = 441.29, Vtan = -5.1997              VP = 441.58, Vtan = -70.791              VP = 441.53, Vtan = 48.839
IP = 985.95, Itan = 15.736                IP = 928.57, Itan = -34.885                IP = 986.3, Itan = 64.405                  IP = 983.15, Itan = 3.9572
R = 0.44776, tan = 45.002                R = 0.47523, tan = 29.686                 R = 0.44771, tan = -135.2               R = 0.4491, tan = 44.882
Vrms = 1681.7, Irms = 1834.6            Vrms = 1680.7, Irms = 1835.2           Vrms = 1682.5, Irms = 1833.1          Vrms = 1683, Irms = 1852.5

1.  由均方根值可见采样值应该还算准确，但信号更高的电流，4次测量中就有一个跳变。
2.  DLIA算法得到的幅值和均方根值换算的幅值不相等。估计最后把滤波结果换算成物理值的时候出了问题。
3.  手工代入换算，电阻值大概11.xΩ，稳定的偏差，校正通道可以避免。
4.  最大的问题来自于相角，相角来源于DLIA结算出的I、Q幅值。在未校准通道间相差的情况下，这个值也应该是个固定值。

fengxin32

现在加班比较多，搞得人筋疲力尽。而且这玩意其实纯粹的兴趣爱好，没法变现还花费巨大，我平时脑洞又多，所以先把代码传上来。说不定哪天就先暂停去搞其他的了。
比如现在就有两个脑洞：
1. 用于EMC实验的多接口光纤转换器。大致就是MCU虚拟5个CDC串口，再搬运到TCP上，并通过交换机芯片转化成光纤。传输到另外一头，再转换回来。预计是ETH × 2、RS485 × 4、RS232 × 1。
    除了USB虚拟CDC是没搞过的，其他的也就堆工作量而已。预计成本，加上给遥信提供的抗EMC电源，BOM成本应该不会超过￥600。
2. Si5351非常强大，不过方波不太合用，打算把其中一路通过PLL转换成正弦波，另外一路调整和正弦波的频率比值，拿去驱动ADC的触发（￣︶￣）↗　。
    这个本来应该是没啥子难处的，但是……当我打算设计个附加稳幅的西勒振荡器，提起笔来才发现，高频全还给老师了。

啊，因为是βVer0.01，所以……代码质量和程序结构，就不要苛求了

DLIA_LCR(0.01).ZIP (3.97 MB, 下载次数: 31)

2022-7-30 23:21 上传

点击文件名下载附件

DLIA的Python代码(v0.01).zip (89.52 KB, 下载次数: 19)

2022-7-30 23:26 上传

点击文件名下载附件

eric2013

fengxin32 发表于 2022-7-30 23:28
现在加班比较多，搞得人筋疲力尽。而且这玩意其实纯粹的兴趣爱好，没法变现还花费巨大，我平时脑洞又 ...

这想法有创意

fengxin32

eric2013 发表于 2022-7-31 13:21
这想法有创意

哪个？光纤那个还是方波转正弦？

fengxin32

相位的问题，arctan函数的输入范围是[-π/2 , π/2]，而我们要[-π , π]，所以应该使用arctan2函数。
不过未补偿的V、I通道相位差，理论上应该是恒定的，但实际上4次采样，得到的结果分别是137.17、 153.91、136.42、135.24，误差比较大。
由于幅角来自于同相、正交两个幅值信号，所以采样值可能还是有点抖。或者输入信号的频率也还是有点误差，和软件生成的相干信号相乘后同样会有这个问题。

fengxin32

使用虚拟生成的正弦波导入DLIA算法，信号频率998~1002，都能稳定的识别到两个正弦波的相位差。所以信号频率的误差并不能影响相位，那么很大概率是ADC采样值有抖动（或者DDS的输出幅度有抖动）。

fengxin32

Python代码有点Bug，滤波后，取后面1/5数据求平均来算幅值，结果写成了去掉前1/5。 更改后相角差恒定了。
那差不多基本功能搞出来了，现在就看幅值和示波器RMS之间的那个固定差是什么意思。

fengxin32

用2.2uF的电容和10K电阻尝试了下，因为放大倍数确定，为了不超过ADC范围，激励信号只有可怜的22mV。
计算出容抗78.xR，基本符合。标准的2.2uF在1K信号下应该是72.343R。
计算出电阻10.XK，也基本符合。这个时候的电流，大概2.2uA，又是交流信号，找不到表测试了。
为什么说基本符合呢，因为通道没有校准，待测的器件也不是标准值。基本上两个测试的幅值部分都还理想，但相角比较麻烦，一个是多次测试，大多时候是稳定的，偶然会有个大跳动。二来，电容的相位减去电阻时的相位，才45°，明显不对。

fengxin32

另外尝试了欠采样，从波形看，信号频率和相干频率有误差，这个问题涉及到硬件，又是一笔$.

实际波形

这个是实际的波形，从滤波以后的波形可以看出，相干信号和输入信号有个很小的频率差，但对结果影响巨大，可以参考上面的帖子。

模拟波形

这个是模拟的波形，此时各个信号的频率是完美对照的，滤波后是完全的平行直线。算出的结果近乎完美。

fengxin32

目前看来，方向是正确的，原理也清晰。但是瓶颈不仅在采样上，信号的频率和采样率的准确性也是个非常严重的问题。由于必须保证和纯软件生成的相干信号频率一致，仅仅只保证信号频率与采样频率的同步还不够，还必须保证它们的精度。
目前看来，可行的方式：
1. 高精度时钟源，通过多个并行的频率合成器（PLL+VCO），生成一路正弦波A，一路n倍于A的方波B，一路1/n于A的方波C。
    A作为激励信号，两个方波用于触发ADC，其中B是正常的采样，C为欠采样。也可以考虑用SI5351，配合一路PLL（用于把方波转换成正弦波）。
2. 使用高性能的独立ADC，由于有触发信号，所以带触发的单通道ADC也能用。至于能不能用低速ADC，目前看模拟算法是可以的。
3. 前面讨论过的，AFE的问题。4. 为了减少工作量，数据要么（以太、USB）上传到PC，这意味着需要正式的上位机程序。要么弄个派来代替。

综上所述，第一个成品DEMO已经能看见了，但其中的问题也显而易见：
首先，这涉及到大量的￥，无论是AFE的运放、采样的ADC（就算低速也得有个100K左右吧，再加上高精度要求，照样不便宜），还是高精度时钟源，都很昂贵，还别说现在芯片处于高位。
其次，这中间涉及到路线的选择和实验，意味着￥和时间。
最后，这个东西实际上产生不了什么效益……


所以我得仔细想想，目前只能暂停一段时间吧。

把代码传上来，这个压缩包是Git导出的最后一个版本，包含MCU和Python：

fengxin32

上面说过，欠采样滤波后波形不平，根据上上面实验的，这是由于输入信号频率不准引起的。既然输入信号频率不准，我改变相干信号的频率来适应看看呢？
欠采样后计算，在13奈奎斯特区，采样后频率400Hz，逐步修改到400.11Hz的时候得到如下图像：



可以和上面楼层的图对照，是不是和仿真图像接近了？



话说这搞了一年，发现:
1. 一天一小时效率远不及一天八小时。尤其是遇上难关的时候，一个完整的八小时能百倍于同样总长度的零散时间。
2. 一个东西，你只要实际行动了，会发现问题越来越多。每个你没想到的细节都能坑你一下，可以深刻的理解“细节是魔鬼”。
    而且硬件上一旦坑了，很多时候就需要重新打板子
3. 芯片涨价对于DIY是个巨大打击，但比不上996的毁灭性。

最后，最好拉几个朋友一起搞，一个人的思考范围和技能覆盖面积是有限的，而且遇上难题慢慢磨很容易……

fengxin32

艹，收拾东西的时候，顺手看了下打印版的图纸，发现电流通道第二级放大器画错了，差分放大器的反相应该接IV的输出，正相接DUT的低端，我接反了。
飞线后，效果好了很多。现在：
R = 72.08243, tan = 43.73210
V = 32.55666mV, I = 0.45166mA

R = 72.39944, tan = 44.33917
V = 32.55645mV, I = 0.44968mA

R = 72.37422, tan = 44.34264
V = 32.55954mV, I = 0.44988mA

R = 72.36600, tan = 44.33621
V = 32.55965mV, I = 0.44993mA


2.2uF在1KHz下理论容抗72.34R

zuoyi

fengxin32 发表于 2022-7-30 23:28
现在加班比较多，搞得人筋疲力尽。而且这玩意其实纯粹的兴趣爱好，没法变现还花费巨大，我平时脑洞又 ...

设计轻巧，期望楼主继续更新

zuoyi

fengxin32 发表于 2022-8-10 21:54
艹，收拾东西的时候，顺手看了下打印版的图纸，发现电流通道第二级放大器画错了，差分放大器的反相应该接IV ...

细节是魔鬼，往往翻车都是在小阴沟里面

fengxin32

zuoyi 发表于 2022-8-18 09:23
设计轻巧，期望楼主继续更新

哈哈哈，有人来看帖子给我莫大的动力。
要是有爱好者一起讨论、一起DIY就更好呢

fengxin32

zuoyi 发表于 2022-8-18 09:29
细节是魔鬼，往往翻车都是在小阴沟里面

是的，就像我打算用PLL+VCO来将方波转换成正弦波，推导觉得对的，开始画原理图的时候发现，这个方案不能用在LCR上，因为这里频率范围是1KHz~500KHz，变容二极管那点容量完全不够用，除非我划分n个频率段！

fengxin32

尝试了一下自相干，就是用另外一个ADC，对还未进入驱动放大器的激励信号进行采样，采样值通过移动项数作为相干信号，这样避免了输入信号和内部软件生成的相干信号之间的频率差。

自相干

这是自相干。

软件生成相干信号

软件生成相干信号。

生成相干信号的时候补偿

软件生成相干信号的时候，补偿(手工加8.2Hz)。

但是自相干有个大问题，因为我需要用FFT来计算出Abs，这样激励信号的频率和采样率都必须在有限的区间，丧失了DLIA能逐渐扫频的优点。

fengxin32

另外采样中，有一组数据貌似有突然的跳变，暂时不知道原因，图像如下：

lovelessing...

WTF，太强了，以后拆下来的电容电阻电感还能测测接着用了

fengxin32

lovelessing... 发表于 2022-8-31 14:50
WTF，太强了，以后拆下来的电容电阻电感还能测测接着用了

呃，这个……其实买一个更划算，成品也不贵的。
这个开源项目其实是探讨一种技术而已

ou513

大佬这个功力非常聊了得了，软硬都来，算法也深入研究。上面提到欠采样，一直想学习和尝试一下这个欠采样。可以C版本的欠采样参考学习一下

shileiwu0505

NB，大佬！

何权霸业

催更，大佬上面141楼的是代码吗？有空我也做个来玩玩

fengxin32

何权霸业 发表于 2022-9-16 08:30
催更，大佬上面141楼的是代码吗？有空我也做个来玩玩

看看就好，这玩意进度才30%……
996没力气搞了，偏偏这东西需要攻关的地方不少。
对于攻关来说，每天一小时搞一月，不如一个连续的工作日。况且还大多是硬件模拟部分，想摸鱼搞会都不行。
先放一阵子，摸鱼研究USB，把EMC工具做出来再说。

shalengle

大佬继续啊

world_all

有用tlv320音频的芯片来做这个，也是DLIA算法

fengxin32

shalengle 发表于 2022-12-30 11:47
大佬继续啊

暂时停一段时间，从实验现象来看，DLIA算法对激励信号和相干信号的频差极为敏感，可能要拿AGM1280同时驱动ADC和DAC来避免频差。DAC可以尝试R2R来实现，ADC可能用MXT2088，然后配合更多挡位的PGA来弥补分辨率问题。

PS：我勉强会一点CPLD，这个FPGA得先学习一段时间。

fengxin32

world_all 发表于 2022-12-31 14:47
有用tlv320音频的芯片来做这个，也是DLIA算法

看到了那个方案，确实做的不错。

1847123212

fengxin32 发表于 2023-1-4 16:53
看到了那个方案，确实做的不错。

那个方案似乎并没有多高的采样率