关于跳变沿的数据读取问题

嵌入式小柚子

【问题描述】硬汉哥，在写程序时遇到一个问题，如下图所示，这个时序图是表示在时钟信号CLK的上升沿读取数据，如果我们是通过软件模拟的方法，图中的写法A和写法B两种伪代码哪种是正确的呀，我个人感觉是写法B正确，是变为高电平的一瞬间去读取数据，但是发现别人写的程序是先读取数据，再拉高CLK，请问正确的应该怎么理解呀




关于这个问题，在软件模拟SPI上也有类似的疑问，比如当SPI被配置为CPOL=CPHA=0时，也就是接收端在SCK的上升沿采样数据，按理说也是需要等到SCK拉高之后，再迅速读取数据，但是发现别人写的【软件SPI驱动】，都是先读取数据，再拉高SCK时钟线

emwin

ADC的举例我就不讨论了，它的输入跟时钟没有关联性。
SPI的时序，你理解有偏差，主/从是遵循相同时钟逻辑的，不是你描述的”在不同时钟沿采样“。

扩展阅读参考资料：https://www.analog.com/cn/analog ... -spi-interface.html

庄永

个人理解你的时序图，对MCU来说应该是上升沿ADC器件准备数据，下降沿到来ADC器件保持数据，MCU读取数据。

嵌入式小柚子

emwin 发表于 2022-11-13 08:41
ADC的举例我就不讨论了，它的输入跟时钟没有关联性。
SPI的时序，你理解有偏差，主/从是遵循相同时钟逻辑 ...

哇，明白啦明白啦，谢谢i您的回复！

嵌入式小柚子

庄永 发表于 2022-11-13 21:44
个人理解你的时序图，对MCU来说应该是上升沿ADC器件准备数据，下降沿到来ADC器件保持数据，MCU读取数据。

是的，我理解错了，应该下降沿来到之后，主机采样读取数据，谢谢您的回复