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对于这个问题，官方的设计的确是不太给力，搞个192MHz主频，这些问题也都迎刃而解了。
大家有兴趣可以尝试多种PLL参数的配置组合。
(为了安全稳定起见，开发板配置的例子采用168MHz主频，开发板外置晶振是8MHz)
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下面这种180MHz的主频配置，的确是解决了48MHz频率的产生，但是过程参数PLL_VCO超出了范围
#if 0 /* 外部晶振8MHz, 系统主频 180MHz， USB & SDIO时钟 48M */
/* PLL_VCO = (HSE_VALUE / PLL_M) * PLL_N = 720MHz （超频） 正常值 192-432 */
#define PLL_M 4
#define PLL_N 360
/* USB OTG FS, SDIO and RNG Clock = PLL_VCO / PLLQ = 48MHz */
#define PLL_Q 15
/* SYSCLK = PLL_VCO / PLL_P = 180MHz*/
#define PLL_P 4
#endif
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#if 1 /* 外部晶振8MHz, 系统主频 180MHz， 但是USB & SDIO时钟 51.4M，非标准时钟，造成USB工作异常 */
/* PLL_VCO = (HSE_VALUE / PLL_M) * PLL_N = 360MHz （超频） 正常值 192-432 */
#define PLL_M 8
#define PLL_N 360
/* USB OTG FS, SDIO and RNG Clock = PLL_VCO / PLLQ = 48MHz */
#define PLL_Q 7
/* SYSCLK = PLL_VCO / PLL_P = 180MHz*/
#define PLL_P 2
#endif
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#if 0 /* 8M晶振， 系统主频 168M， USB & SDIO时钟 48M */
/* PLL_VCO = (HSE_VALUE / PLL_M) * PLL_N = 336MHz 正常值 192-432 */
#define PLL_M 8
#define PLL_N 336
/* USB OTG FS, SDIO and RNG Clock = PLL_VCO / PLLQ = 48MHz */
#define PLL_Q 7
/* SYSCLK = PLL_VCO / PLL_P = 168MHz*/
#define PLL_P 2
#endif
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#if 0 /* 8M晶振， 系统主频 192M (超频)， USB & SDIO时钟 48M */
/* PLL_VCO = (HSE_VALUE / PLL_M) * PLL_N = 336MHz 正常值 192-432 */
#define PLL_M 8
#define PLL_N 384
/* USB OTG FS, SDIO and RNG Clock = PLL_VCO / PLLQ = 48MHz */
#define PLL_Q 8
/* SYSCLK = PLL_VCO / PLL_P = 192MHz*/
#define PLL_P 2
#endif
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发表于 2016-1-1 17:48:18
发表于 2016-1-4 11:15:14
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