Diy一个LCR，想法、需求与方案(1)

fengxin32 · 发表于 2023-2-15 09:30:28

1847123212 发表于 2023-2-14 23:52
那个方案似乎并没有多高的采样率

是的，把音频ADC小超一下，采样率200KHz

missfox · 发表于 2023-5-5 14:40:19

大佬，这个设计还持续更新不

fengxin32 · 发表于 2023-5-5 17:33:27

missfox 发表于 2023-5-5 14:40
大佬，这个设计还持续更新不

最近一个半月我累积了百多小时加班了

zuoyi · 发表于 2023-7-5 11:16:06

fengxin32 发表于 2023-5-5 17:33
最近一个半月我累积了百多小时加班了

继续更新啊

fyyxxm · 发表于 2023-7-20 09:56:31

很棒，不过嵌入式应该没有这么卷吧，天天996也太惨了

fengxin32 · 发表于 2023-7-24 10:12:03

国标在扯皮，不到一年都变了三次了，没变一次我就得全套重新设计

认真学电子 · 发表于 2023-8-3 14:40:59

大佬，太强了

wfx1590 · 发表于 2023-9-13 11:39:51

乘同相跟正交的方式是外加混波电路还是DAC产生即可?这边一直不太懂

fengxin32 · 发表于 2023-9-13 17:18:17

wfx1590 发表于 2023-9-13 11:39
乘同相跟正交的方式是外加混波电路还是DAC产生即可?这边一直不太懂

都可以，甚至你混合来搞都行。传统的模拟锁相放大器就是外面乘的，我这里是在数字域乘。
模拟乘法器动态范围窄，好处是对ADC速度需求低，能使用高位慢速ADC。
在数字域乘，除了对ADC要求高，剩下的全是优点。

fengxin32 · 发表于 2023-9-13 17:19:31

听了高教授的LCR镊子课程，有很大启发，等我换了工作稳定下来，就重新做一版。

workman · 发表于 2023-12-10 09:08:45

何权霸业发表于 2021-8-31 18:54
想做数字锁相电桥，无奈现在还不会RTOS，看不懂阿莫论坛那个DLIA电桥，大佬您这个看起来挺不错的。前段时间 ...

这开源的项目有链接吗？能提供学习一下，谢了。

oberli · 发表于 2023-12-15 08:13:08

workman 发表于 2023-12-10 09:08
这开源的项目有链接吗？能提供学习一下，谢了。

上位机和硬件都不是开源的

Bman · 发表于 2024-1-3 22:26:21

楼主您好，我想把这楼您对项目的记录整理一下做成视频发在我的账号上，请问可以吗？如果您B站有号我尽量想办法投稿带上您

fengxin32 · 发表于 2024-1-4 18:16:57

Bman 发表于 2024-1-3 22:26
楼主您好，我想把这楼您对项目的记录整理一下做成视频发在我的账号上，请问可以吗？如果您B站有号我尽量想 ...

这都是开源的，随便用。不过这东西就做了1/3，然后因为行业标准之争不断加班，就暂停了，这么个半成品……

fengxin32 · 发表于 2024-1-4 18:27:58

LCR不方便摸鱼

，为了在加班的时候放松心情，俺还搞了个这个，猜猜是干啥的？

EMCTools_PC_MB.pdf (932.9 KB, 下载次数: 10)

可惜连摸鱼的时间都很少……进展缓慢，连PC端底板的板子都没画完

：

Bman · 发表于 2024-1-4 21:53:31

fengxin32 发表于 2024-1-4 18:16
这都是开源的，随便用。不过这东西就做了1/3，然后因为行业标准之争不断加班，就暂停了，这么个半成品… ...

谢谢大佬，

Bman · 发表于 2024-1-14 22:43:24

https://www.bilibili.com/video/B ... 2df0ec96bf91fc17023
第一期主要是介绍原理，后面会具体看软硬件的
再次感谢楼主的开源和授权

fengxin32 · 发表于 2024-1-15 10:03:52

Bman 发表于 2024-1-14 22:43
https://www.bilibili.com/video/BV1rc41147KG/?spm_id_from=444.41.list.card_archive.click&vd_source=3d ...

呃，这么个半成品都算不上的小玩意……受宠若惊啊

，看来还是得找时间做完它

Bman · 发表于 2024-1-16 19:14:57

fengxin32 发表于 2021-6-5 19:29
根据上一篇，目标是10mΩ/500KHz 。

现在需要搞个电压通道的Demo用来实验，BOM成本希望≤￥20，毕竟正式 ...

这个噪声咋算的，我怎么算都差很多

fengxin32 · 发表于 2024-1-17 16:08:22

Bman 发表于 2024-1-16 19:14
这个噪声咋算的，我怎么算都差很多

呃，我都忘了

，37M开方就是6.083K×4.4nV再×50倍，1,338uV……
确实不对，当时找了一大堆运放然后一个个算，可能看错了计算结果，把别的运放的计算值写上去了。
另外这里没有在反馈电阻上并电容，当时想的是直接焊在电阻上，简化布板。

fengxin32 · 发表于 2024-1-17 16:17:24

Bman 发表于 2024-1-16 19:14
这个噪声咋算的，我怎么算都差很多

找了找，当年的计算excel不知道扔哪了……当时有大批运放待选，计算结果中有加滤波的，有计入电阻噪音的，189uV，不知道是看错了型号还是插入了滤波器……

Bman · 发表于 2024-1-17 21:46:35

fengxin32 发表于 2024-1-17 16:17
找了找，当年的计算excel不知道扔哪了……当时有大批运放待选，计算结果中有加滤波的，有计入电阻噪音的 ...

好的，我在网上也找到一个表格，我用表格再算算看，但是虽然这一级的噪声算出来很大，但是对于DLIA来说，他是一个高q带通滤波器，噪声带宽很小，噪声影响应该很小，主要还是ADC的精度和温漂影响大一些

fengxin32 · 发表于 2024-1-18 16:52:25

本帖最后由 fengxin32 于 2024-1-18 16:54 编辑

Bman 发表于 2024-1-17 21:46
好的，我在网上也找到一个表格，我用表格再算算看，但是虽然这一级的噪声算出来很大，但是对于DLIA来说， ...

其实你看后面的测试，影响最大的其实是频率的准确度。
我现在就在纠结这个问题，目前想的是不直接用DDS了，用恒温晶振分频得到一个基准，用PLL搭频率合成器，以基准做步进。如果不怕花钱的话，倒是可以考虑这东西（￥140），频率是压控的：
微信图片_20240118164850.png

ADC可以用这个，两片要￥600：
微信图片_20240118164850.png

整套BOM成本会飙到接近2000.

Bman · 发表于 2024-1-18 18:37:09

fengxin32 发表于 2024-1-18 16:52
其实你看后面的测试，影响最大的其实是频率的准确度。
我现在就在纠结这个问题，目前想的是不直接用DDS ...

频率问题是因为DDS和ADC不是同时钟源，只提高信号源时钟精度，ADC还是用没有校准过的晶振，再参考ADC的理论采样频率去生成正交参考信号，还是会有频率误差。DDS和ADC同时钟源这个问题会好一些

Bman · 发表于 2024-1-18 18:40:09

fengxin32 发表于 2024-1-18 16:52
其实你看后面的测试，影响最大的其实是频率的准确度。
我现在就在纠结这个问题，目前想的是不直接用DDS ...

ADC没办法，高速高精度ADC本来就不好造，用的地方少零售价就更贵，MCU数据接收不接收的过来也是问题

fengxin32 · 发表于 2024-1-19 09:37:16

Bman 发表于 2024-1-18 18:37
频率问题是因为DDS和ADC不是同时钟源，只提高信号源时钟精度，ADC还是用没有校准过的晶振，再参考ADC的理 ...

试过同源，没效果的。参考信号和采样频率都是根据设定的测试信号频率生成，这才是问题根源。采样频率的误差会带来泄露，信号频率的误差就会在算法上产生巨大的波动。
比如设定1KHz测试，程序肯定是按照1K来生成数据，但是DDS可能因为不在频点上/晶振误差等等原因，输出的是1.008KHz，这样就有8Hz差频，DLIA对频差又极为敏感……

最简单的处理办法，就是148楼的自相干，用激励信号移相来做相干信号，效果很不错。这个时候，采样时钟和激励信号同源就非常有必要了。信号的幅值可以用RMS，倒是不必一定要FFT。
再进一步，不用DDS产生激励，而是给DAC传输正弦表输出激励，让ADC和DAC同频，将传输到DAC的数据抽点作为相干信号。这样省去一路采样，幅值也是精确的，采样数据和相干信号也是绝对同步的。激励信号就算差一倍都不影响计算精度。

fengxin32 · 发表于 2024-1-19 09:45:08

Bman 发表于 2024-1-18 18:40
ADC没办法，高速高精度ADC本来就不好造，用的地方少零售价就更贵，MCU数据接收不接收的过来也是问题

听了高教授的教程，感觉混频是个好思路。我以前不用混频是因为混频器线性范围问题，但高教授讲解开关混频的时候，提到产生的谐波远高于中频很好滤除，对我启发很大，DLIA很适合这个。
另外，自平衡电桥是打算采样误差信号再用第二个DDS加以补偿，上面有讨论。如果混频能成功，就可以选择100KHz SPS左右的高精度ADC，这样就能用PGA+高精度ADC，采用射频伏安法，无需再搞补偿自平衡电桥那么麻烦。

Bman · 发表于 2024-1-19 11:07:09

fengxin32 发表于 2024-1-19 09:37
试过同源，没效果的。参考信号和采样频率都是根据设定的测试信号频率生成，这才是问题根源。采样频率的误 ...

同时钟源，当时钟源频率偏高，DDS和成频率偏大，但是ADC采样时钟也偏大，采样的信号序列影响就小了，这样肯定是避免了时钟偏差的最坏情况。至于不在DDS频点，那没办法，只能挑在频率控制字上的点。

fengxin32 · 发表于 2024-1-19 21:52:07

Bman 发表于 2024-1-19 11:07
同时钟源，当时钟源频率偏高，DDS和成频率偏大，但是ADC采样时钟也偏大，采样的信号序列影响就小了，这样 ...

4.096M 和 50M都试过，一样的。
相干信号是内部生成的理想信号，但DDS产生的信号确实有误差的，这个频差在算法中就很明显，和ADC采样频率关系不大。
你看上面的实验，自相干的效果就非常好，或者手工给相干信号加补偿，效果也很好，这个时候电路已经恢复原状，DDS和MCU各用各的晶振。

fengxin32 · 发表于 2024-1-21 03:14:55

Bman 发表于 2024-1-19 11:07
同时钟源，当时钟源频率偏高，DDS和成频率偏大，但是ADC采样时钟也偏大，采样的信号序列影响就小了，这样 ...

我仔细想了想，如果我把相干信号固定成固定长度两张表，不再依靠设定的测试频率，每次测试临时生成，那么频差就像你说的那样，在采样率和信号之间决定。这个是我设计思路有问题，我的做法搞出来了三个需要相等的频率变量……果然这些事情就是得有人讨论，你的这个提议对我有极大启发，谢谢^O^

Bman · 发表于 2024-1-28 18:43:04

https://www.bilibili.com/video/B ... 2df0ec96bf91fc17023
第二期来了

fengxin32 · 发表于 2024-1-30 22:54:34

本帖最后由 fengxin32 于 2024-1-30 23:04 编辑

Bman 发表于 2024-1-28 18:43
https://www.bilibili.com/video/BV1T541117iL/?spm_id_from=444.41.list.card_archive.click&vd_source=3d ...

1. 带宽不是越高越好，更高的带宽会带来更高的噪音。手册给出的"Equivalent Input Noise Voltage"，在乘以放大倍数后，还要再乘以带宽的平方根，所以带宽不是越大越好。锁定放大能检测微弱信号，也是因为它的带宽非常窄，Q极大。

2. 运放的使用中，只要相位裕量足够，并不是要只用相位曲线最前面那平坦的一段，除非你的项目不受成本影响。至于增益下降带来的误差，LCR在每次测量之前都要校准的，表示为作为标准的那个金属箔电阻的函数，所以不会带来影响。
当然，如果是作为通用ADC项目，那么需要仔细评估，增益下降带来的误差，是否会影响ADC完整性，简单点说，这个误差需要小于1/2LSB.

3. 那是三组互相替代的放大器，看44楼的实物图也看得出来，通过排针排母替换三个放大器测试。同样，这里也是受成本影响，我要有钱，我就全用AD8066了，可21年的时候AD8066都涨到￥60了。不考虑成本，我就全从LTC的列表中找了。
至于为什么不全用OPA2690，那是拆机件，我测试它的GBW是符合的，但其他的没设备测试，所以这东西需要慎用。

PS：那个189uV，应该是加上600多KHz理想滤波器的噪音值。

Bman · 发表于 2024-1-31 00:09:20

fengxin32 发表于 2024-1-30 22:54
1. 带宽不是越高越好，更高的带宽会带来更高的噪音。手册给出的"Equivalent Input Noise Voltage"，在乘 ...

1.关于噪声带宽的问题我思考了很久也问了其他人，噪声的能量谱不会因为你带宽窄就变的稀疏，限制带宽的意义在于最后将带内噪声统计起来的时候可以少算带宽，最后ADC采样的时候限制带宽是有意义的，因为可以抗混叠，其他的噪声计算直接用最后数字滤波器的带宽算就行了。为噪声带宽的问题增益带宽积不留余量是得不偿失的，在ti的《高性能模拟器件选型指南》上，精密测量的运放都是留100余量的，《运算放大器权威指南》上也提到在增益的余量小于10倍时问题会变的奇怪，OPA810仿真下来的结果在留10倍增益余量时相位就是非常平坦的，除非是内部用零点补偿过的运放才会在深度负反馈区间内相位突变。增益不够可以分级放大解决，多分一级mc33077就可用了。
2.非常抱歉我没有看出来不是三组运放不是串联，也没有考虑到考虑疫情期间的芯片价格。

fengxin32 · 发表于 2024-1-31 10:33:00

本帖最后由 fengxin32 于 2024-1-31 10:35 编辑

Bman 发表于 2024-1-31 00:09
1.关于噪声带宽的问题我思考了很久也问了其他人，噪声的能量谱不会因为你带宽窄就变的稀疏，限制带宽的意 ...

噪音同样会被放大，所以“限制带宽的意义在于最后将带内噪声统计起来的时候可以少算带宽”这个不成立，削减带宽是有现实意义的，并不仅仅是少算而已。
尤其是在多级放大的情况下，前一级的噪音同样会被后级放大。而且在器件本身就不是多低噪音的情况下，尽量减少放大级数是有必要的。
PS : 说个题外话，三级中放之间都得拿中周做滤波器来削减带外噪音呢。

如果不受成本限制的话，正确的做法，是在第一级选择高带宽低噪音运放，尽可能在第一级提高增益，然后在后面插入滤波器滤掉信号带宽以外的噪音。
目前的成本还能接收，普遍在￥50左右，不过这个帖子是21年的，当时我看中的几个型号都飙到￥200以上了（连AD8066都￥60了还没货，现在才￥15 ）。AD8132烧掉了都买不起新的……

至于余量，25M增益带宽积的需求，你要求5倍余量125M，现在还提高到100的余量，这个用法太奢侈了。只看效果不管成本的话，我把钱投到时钟和ADC上效果会更好。比如换成恒温晶振带两组PLL，ADC换成 LTC2217甚至更高。

“《运算放大器权威指南》上也提到在增益的余量小于10倍时问题会变的奇怪”。我不知道你说的是哪一段，排除相位裕度不足导致震荡这种情况，最大可能就是增益下降带来的误差和频带内相位的偏移。
这两者具体情况具体分析，如果是测量信号本身的参数，哪确实会带来很大麻烦，得花很大功夫去补偿平坦。
但在LCR上是可以接受的，因为LCR关心的是V、I两个信号之间的相对值，而非绝对值。而且每次测量之前至少会做两步校准（开路短路），三步校准（加上标准电阻）也不是不行。
每次测量之前的校准中，两个通道的相位差和增益误差就能被计算出来，在短时间内这两个误差是不会变化的，可以在后续计算中直接减去。

fengxin32 · 发表于 2024-1-31 10:42:32

从前面的测试，新的方案由同一个晶振经过三个PLL，分别生成信号、本振和采样时钟，用音频ADC去采样中频。不用自平衡电桥(其实就是个IV)，改用射频VA法，省掉第二DDS，那个调节算法比较难搞。
不过现在低频的PLL基本买不到了，BCD计数器也少了很多，说不得还得先学FPGA……等我做完EMC测试辅助工具再搞吧。

Bman · 发表于 2024-2-25 20:59:46

https://www.bilibili.com/video/B ... 2df0ec96bf91fc17023
最后一期

tcs_stm32 · 发表于 2024-2-26 11:07:16

一个项目搞了近3年，值得敬佩

fengxin32 · 发表于 2024-2-26 18:05:25

tcs_stm32 发表于 2024-2-26 11:07
一个项目搞了近3年，值得敬佩

不不不

，其实就搞了一两月，看起来这么长，是因为我太咸鱼了，加上只是在摸鱼时间搞搞……
而且停了一年多了

飞行的鸵鸟 · 发表于 2024-3-19 09:27:24

博主您好，我是DIY那个俄版的，能不能加个QQ咨询您一些问题呀？1051088706

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