ZYNQ的AXI接口，调试跟踪接口和其它接口（2021-12-25）

eric2013

AXI and Coherency Interfaces

每个 Cortex-A9 处理器提供两个 64 位 pseudo AXI 主接口，用于独立的取指令和数据传输。这些接口以处理器内核的速度运行（CPU_6x4x 时钟）并且能够每五个处理器周期实现Cache内存的四个双字写入。 指令端接口为只读接口，没有写通道。 这些接口实现了一个扩展版本AXI协议，还为 L2 缓存提供多项优化，包括对 L2 的支持预取提示和推测性内存访问。 AXI 传输都通过 SCU 到 OCM 或 L2 缓存控制器（基于他们的地址）。 每个 Cortex-A9 还为 SCU 提供一个缓存一致性总线 (CCB)，以提供L1 和 L2 缓存之间的一致性管理所需的信息。

Debug and Trace Interfaces

每个 Cortex-A9 处理器都有一个标准的 32 位 APB 从端口，以 CPU_1x 时钟运行频率并通过 SOC 调试模块中的调试 APB 总线主控访问。 Cortex-A9 处理器还包括一对用于跟踪生成和交叉触发的接口控制。 每个内核的跟踪源接口是一个 32 位 CoreSight 标准 ATB 主端口以 PS 互连（CPU_2x 时钟）的速度运行，并连接到漏斗SOC 调试块。 每个内核还有一个 4 位标准 CoreSight 交叉触发接口，以互连频率（CPU_2x 时钟）运行，并连接到交叉触发矩阵(CTM) 在 SOC 调试块中。

Other Interfaces

每个 Cortex-A9 处理器都有多个控制位，这些控制位通过系统级控制寄存器 (SLCR)。 这包括驱动 CoreSight 标准安全信号的 4 位接口和还有用于控制 CP15 和软件可编程性的静态配置信号